|
 Post Deposition N2 Annealing for Attaining Extremely Low High-κ/(In)GaAs Interfacial Trap Densties
|
刊登日期：2018/03/16 |
|
|
|
|
|
| ‧ 專利名稱 |
Post Deposition N2 Annealing for Attaining Extremely Low High-κ/(In)GaAs Interfacial Trap Densties |
| ‧ 專利證書號 |
CN107447254B
I714772
10,755,924
|
| ‧ 專利權人 |
國立臺灣大學 |
‧ 專利國家
(申請日) |
美國 (2017/04/14)
中國 (2017/11/29)
中華民國 (2017/11/29)
|
|
|
| |
| ‧ 發明人/PI |
楊博宇,盧冠傑,鄭兆凱,林延勳,萬獻文,林耕雍,郭瑞年,洪銘輝,
|
| ‧ 單位 |
台積電-臺灣大學聯合研發中心
|
| ‧ 簡歷/Experience |
|
|
| 技術摘要 / Our Technology： |
一種用於製造半導體裝置之方法，包括在基板上形成半導體層，直接在所形成之半導體層上形成高介電常數介電層，以及對半導體層、高介電常數介電層、及基板進行退火。半導體層為第Ⅲ-V族化合物半導體。
A method for manufacturing a semiconductor device includes forming a semiconductor layer on a substrate, forming a high-κ dielectric layer directly on the semiconductor layer as formed, and annealing the semiconductor layer, the high-dielectric layer, and the substrate. The semiconductor layer is a Group III-V compound semiconductor.
|
| 專利簡述 / Intellectual Properties： |
|
| |
聯繫方式 / Contact： |
| 臺大產學合作總中心 / Center of Industry-Academia Collaboration, NTU |
|
| Email：ordiac@ntu.edu.tw |
電話/Tel：02-3366-9945 |
|
|
| |
|
| |
 |
專利行銷平台