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一種低功率延遲線架構及電路

刊登日期：2014/05/21

‧ 專利名稱	一種低功率延遲線架構及電路
‧ 專利證書號	I239145 7170800
‧ 專利權人	國立臺灣大學
‧ 專利國家 (申請日)	中華民國 (2004/12/31) 美國 (2005/05/09)

‧ 發明人/PI	闕志達,謝博鈞,
‧ 單位	電子工程學研究所
‧ 簡歷/Experience

技術摘要 / Our Technology：

本發明所提出的低功率延遲線電路，是以環狀計數器來作為位址解碼器，並以鎖存器陣列來儲存資料。為了降低功率消耗，本發明以一種樹狀閘式時脈驅動器來驅動環狀計數器，使得作為位址解碼器的環狀計數器的功率消耗大為減低。而在鎖存器陣列的資料儲存部份，本發明也採用樹狀閘式驅動器的做法，來驅動資料的輸入、輸出端。本發明所提出的功率延遲線電路，除了在功率消耗上可達到比SRAM記憶體延遲線更低之外，還具有能在高速下操作、且電路佈局面積和SRAM記憶體延遲線更小等特點。

A low-power delay buffer circuit is provided, which utilizes a ring counter as address decoder and a latch array for memory. To reduce power consumption, a gated-clock driver tree is applied to the ring-counter addressing architecture. Moreover, a similar gated-driver tree is applied to the input and output ports of the latch array. The delay buffer circuit not only could achieve a power consumption lower than SRAM-based delay buffers, but also could operation under high frequencies and take up less layout area than SRAM-based delay buffers.

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