 技術摘要： |
揭示一種用於提供管線電路之邏輯合成的方法。此方法包括：提供管線電路的電路設計，其中電路設計包括第一邏輯模組以作為當前級；以及基於第一邏輯模組的操作，產生第一時標圖表，此圖表對應於第一邏輯模組的複數個行為階段，其中第一時標圖表包括複數個頂點及邊，其中每一頂點對應於依序出現的複數個行為階段中之一個行為階段，且每一邊耦接在兩個頂點之間，從而對應於從一個行為階段到另一個隨後出現的行為階段的轉變。
A method for providing a logic synthesis of a pipeline circuit is disclosed. The method includes: providing a circuit design of the pipeline circuit, wherein the circuit design includes a first logic module as a current stage, and based on an operation of the first logic module, generating a first time marked graph (TMG) that corresponds to a plurality of behavioral phases of the first logic module, wherein the first TMG includes a plurality of vertexes and edges, wherein each vertex corresponds to one of the plurality of behavioral phases that occur in sequence and each edge is coupled between two respective vertexes thereby corresponding to a transition from one behavioral phase to another subsequently occurring behavioral phase.
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